联讯仪器高速 DRAM I/O 技术：信号、时钟与链路可靠性的演进

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联讯仪器高速 DRAM I/O 技术：信号、时钟与链路可靠性的演进

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导语 /Introduction

01不同应用下的DRAM I/O架构

DRAM I/O负责Memory Controller与DRAM之间的Command，Address和Data传输。其中，DQ用于数据传输，CA用于命令和地址，CK负责命令/地址时序，WCK、DQS或RDQS等承担数据相关的时序功能。多个DQ通过共同的Clock或Strobe同步，因此除了单路信号质量，不同信号之间的时序关系同样重要。

不同应用需求也形成了不同的I/O架构：

图1 DDR 的多负载通道：CPU 经 DIMM Socket 挂载多根内存条

图2 LPDDR 的封装形态：多 Rank 芯片与 AP 同封装（MCP / POP）

图3 GDDR 的点对点链路：GPU 与 DRAM 之间单负载直连

图4 HBM 通过硅中介层与 TSV 实现超宽并行接口

由此可见，不同DRAM的技术路线，本质上是在容量、带宽、功耗和Channel Complexity之间进行不同取舍。

02高速DRAM I/O的信号与时钟设计

随着信号边沿加快，Package、PCB Trace、Via和Termination都会影响传输质量。阻抗不连续产生的Reflection以及Channel频率相关损耗，会直接压缩接收端有效窗口。CTT、POD等端接方案，本质上都在Power、Signal Swing和Noise Margin之间取舍：更大的Swing通常带来更好的Voltage Margin，但功耗更高；更低的Swing有利于降低功耗，却提高了Receiver判决难度。

图5 CTT（中心抽头端接）与 POD（伪开漏）两种端接方式

Timing Margin同样关键。以6.4Gb/s为例，一个UI约为156ps，Skew和Jitter都可能显著影响采样位置。DRAM内部Clock需要经过Buffer、Divider、Repeater和Clock Tree后再分配至DQ Block，因此Clock Path与Data Path并不能天然保持一致。更高速的接口更多采用Un-Matched Clocking减少额外延迟，再通过Training重新建立正确的Clock/Data关系。

03I/O高速化的关键技术

当Data Rate继续提高，仅优化Signaling和Clocking已经不足以保证可靠传输，Equalization、Training和Link Protection的重要性随之提升。

Equalization

补偿Channel Loss与ISI

高速Channel对高频分量衰减更明显，容易产生ISI并压缩Eye Opening。TX FFE通过Main Cursor、Pre-Cursor和Post-Cursor调整输出波形，提前补偿通道失真；RX DFE则利用此前已判决数据对Post-Cursor ISI进行反馈补偿。均衡越复杂，Circuit Complexity和Power Consumption也越高，因此不同DRAM会采用不同策略。

Training与Calibration

寻找最佳工作点

真实系统存在Process、Voltage、Temperature变化，以及PCB、Package和不同Pin之间的Skew。高速DRAM通常通过Write Leveling、Write/Read Training、Command Bus Training等操作扫描Timing或VREF，寻找有效窗口中心，即Eye Center。ZQ Calibration则利用外部RZQ电阻校准Output Driver的Ron，同时校准片内ODT终结电阻Rtt，使驱动能力在PVT变化下保持稳定。

Link Protection

保障数据传输可靠性

Equalization和Training之后，链路仍可能产生Bit Error。ISI、Crosstalk、Duty-Cycle Distortion和Power-Supply-Induced Jitter都会影响BER。现代DRAM因此还会引入CRC、Link ECC和System ECC。高速接口的性能评价也不再只看Data Rate，而需要结合Eye Margin、Jitter和BER。

04DRAM I/O的下一阶段

随着接口带宽继续增长，DRAM I/O正在形成两条主要演进路线。

第一条是提高Per-Pin Speed，代表是GDDR7。

GDDR7是首个采用PAM3 Signaling的JEDEC标准DRAM，PAM3通过增加信号电平，在相近Clock Frequency下实现更高Data Rate，但也会进一步压缩单个Eye的Voltage Margin，对Receiver、VREF、Noise和Equalization提出更高要求。

图6 NRZ、PAM4、PAM3 的眼高/眼宽与驱动端接对比

第二条是增加Data Pin数量，代表是HBM。

HBM3E拥有1024个DQ，HBM4进一步增加至2048个DQ，三星/美光/SK海力士量产版本Per-Pin Speed最高跑到11~13Gbps。其核心思路是通过扩大I/O Width提升Aggregate Bandwidth，而不是单纯提高单Pin Bit Rate。

图7 HBM3e 与 HBM4 主要参数对比（按原文参数表转录）

对于LPDDR而言，Power Efficiency、DFE功耗和Backward Compatibility等约束，则使其需要在接口宽度与Per-Pin Speed之间采取不同的平衡策略。

结语 /Conclusion

从DDR、LPDDR到GDDR7和HBM，DRAM I/O正在向更高单Pin速率与更宽并行接口持续演进。

与此同时，UI缩短、Signal Swing降低以及多电平信号的引入，也使高速存储接口面临更严苛的信号完整性和可靠性挑战。

因此，对DRAM I/O的评价正在从单一Data Rate，进一步扩展到Signal Quality、Timing/Voltage Margin、Jitter和BER等多个维度。如何在更高带宽下保持足够的工作裕量与链路可靠性，也将成为高速DRAM I/O持续演进的重要基础。

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